LAPORAN AKHIR 1 FLIP-FLOP

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

1. Jurnal[Kembali]

  

2. Alat dan bahan[Kembali]

    A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

           3. Power DC

Gambar 5. Power DC

           4. Switch (SW-SPDT)

Gambar 6. Switch

          5.  Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi[Kembali]

Gambar 9 Rangkaian Pada Modul De Lorenzo

Gambar 10 Rangkaian pada Proteus

4. Prinsip Kerja[Kembali]

    Terdapat penggunaan dua jenis IC, yaitu IC 74LS112 (J-K Flip-Flop) dan IC 7474 (D Flip-Flop). Adapun konfigurasi input dan output dari kedua IC tersebut adalah 

IC 74LS112 (J-K Flip-Flop):

- Kaki R (reset) dihubungkan ke B0.

- Kaki S (set) dihubungkan ke B1.

- Kaki J dihubungkan ke B2.

- Kaki clk dihubungkan ke B3.

- Kaki K dihubungkan ke B4

- Output Q dihubungkan ke H7.

- Output Q' (komplemen dari Q) dihubungkan ke H6.

IC 7474 (D Flip-Flop):

- Kaki D dihubungkan ke B5 .

- Kaki clk dihubungkan ke B6.

- Output Q dihubungkan ke H4.

- Output Q' dihubungkan ke H3.

    J-K Flip-Flop pada IC 74LS112 bekerja berdasarkan prinsip logika J-K gate yang terdiri dari input J (set) dan K (reset), serta input clock (clk) dan reset (R). Saat clock (clk) berada pada logika 1, jika reset (R) bernilai 1, maka output Q dan Q' akan secara langsung menjadi 0 tanpa memperhatikan input J dan K. Namun, jika reset (R) bernilai 0, maka prinsip kerja J-K Flip-Flop akan berlaku. Ketika clock (clk) berubah menjadi logika 0, output Q dan Q' akan tetap pada nilai sebelumnya (keadaan memori) tanpa dipengaruhi oleh input J dan K. Namun, ketika clock (clk) berubah kembali menjadi logika 1, perubahan output Q dan Q' tergantung pada keadaan sebelumnya dan kondisi input J dan K. Jika J dan K bernilai 0, output Q dan Q' akan tetap pada nilai sebelumnya. Jika J dan K bernilai 1, output Q dan Q' akan berubah sesuai dengan keadaan sebelumnya, yaitu jika sebelumnya Q=0, maka Q dan Q' akan menjadi 1, dan jika sebelumnya Q=1, maka Q dan Q' akan menjadi 0. Selain itu, jika J=1 dan K=0, maka Q akan menjadi 1 dan Q' menjadi 0 (set), serta jika J=0 dan K=1, Q akan menjadi 0 dan Q' menjadi 1 (reset). Namun, jika J=1 dan K=1 , keadaan output Q dan Q' akan menjadi tidak stabil( kondisi toggle). Prinsip kerja J-K Flip-Flop pada IC 74LS112 memungkinkan terjadinya fungsi set, reset, dan toggle berdasarkan perubahan input saat clock (clk) aktif.

    Dalam rangkaian IC 7474, prinsip kerja D Flip-Flop mengikuti aturan penyimpanan dan pembaruan data saat terjadi perubahan clock (clk). Saat clock berada pada keadaan logika 1, input data (D) akan terbaca dan disimpan pada output Q dan Q'. Ketika input data (D) bernilai 0 pada saat clock aktif, maka output Q akan menjadi 0 sementara Q' akan menjadi 1.Pada konfigurasi yang telah dijelaskan sebelumnya, input data (D) dihubungkan ke B5 dengan nilai 0, sementara clock (clk) dihubungkan ke B6 dengan nilai 1. Ketika clock (clk) aktif dan mengalami perubahan dari 0 ke 1, nilai input data (D) akan terbaca dan tersimpan pada output Q dan Q'. Dalam hal ini, output Q akan memiliki nilai 0 sedangkan Q' akan memiliki nilai 1. Dengan prinsip kerja tersebut, D Flip-Flop pada IC 7474 memungkinkan penyimpanan dan pembaruan data sesuai dengan perubahan clock (clk). Output Q dan Q' akan mengikuti nilai input data (D) pada saat clock aktif, memberikan kemampuan untuk mengingat dan memperbarui data yang disimpan di dalam flip-flop.

   

5. Video Percobaan[Kembali]

6. Analisis[Kembali]

1) Bagaimana jika B0 dan B1 sama- sama diberi logika 0, apa yang terjadi pada rangakaian?

 Jawab :

    Apabila B0 dan B1 sama-sama bernilai logika 0, apapun input yang masuk ke B3,B4,B5,dan B2 maka output yang dihasilkan adalah tetap Q=1 dan Q'=1. nilai Q=1 dan Q'=1 ini didapatkan karena kedua IC-nya yaitu IC74 LS112 dan IC7474 bersifat aktif low yang hanya akan berfungsi saat diberi input 0. Oleh sebab itu, kedua outputnya bernilai logika satu.

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

Jawab :

 Apabila B3 diputuskan/tidak dihubungkan maka hal itu berpengaruh terhadap J-K Flip Flop. Ini disebabkan karena yang terhubung ke pin clock pada J-K Flip Flop adalah B3. Apabila tidak ada input yang masuk ke pin clock maka ketika kondisi input Q=1 dan Q'=1 tidak akan mengalami kondisi toggle pada JK flip-flop. Untuk D flip-flop, jika B3 diputuskan pada rangkaian maka output D flip-tidak akan ada perubahan keadaan  karena pada D-flip-flop tidak ada kondisi toggle seperti pada JK flip-flop.

3) Bagaimana pengaruh pin R S pada JK dan D Flip-Flop? 

Jawab :

    Pengaruh pin RS(Reset-Set) pada JK Flip-flop dan D Flip-Flop adalah berpengaruh terhadaap output yang dihasilkan pada kedua flip-flop. Pada JK flip-flop dengan pin RS, input R (Reset) dan S (Set) mempengaruhi keadaan output dengan.Ketika input R bernilai 1, flip-flop direset dan output Q menjadi 0. Sebaliknya, jika input S bernilai 1, flip-flop diatur sehingga output Q = 0 karena IC74LS112 bersifat ACTIVE LOW. . Dengan demikian, input R dan S pada JK flip-flop dengan pin RS memungkinkan pengaturan keadaan output sesuai dengan input pada rangkaian. Dalam D flip-flop standar, pin RS tidak mempengaruhi keadaan output, karena hanya input D yang berperan dalam menentukan keadaan output.

7. Download[Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet  IC 74LS112 (J-K Flip Flop) klik disini
• Datasheet IC 7474 (D Flip Flop) klik disini
• Datasheet Switch klik disini