(Serial In/Serial Out, Paralel In/Serial Out, dan
Paralel In/Paralel Out Shift Register dengan Kapasitas 4 bit)
1. Jurnal[Kembali]2. Alat dan bahan[Kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74111
Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
 |
| Tabel Kebanaran JK Flip Flop |
2. Power DC
3. Switch (SW-SPDT)
5. Gerbang AND
Gerbang logika AND adalah gerbang logika yang membutuhkan dua atau lebih masukan (input) untuk menghasilkan satu output. Ketika salah satu atau seluruh bilangan biner pada inputnya adalah 0 maka output yang akan dihasilkan juga 0. Sedangkan jika inputnya adalah 1 seluruhnya, maka outputnya adalah 1. dilihat bahwa pada gerbang AND, keluarannya akan bernilai 1 jika semua input adalah 1. Dan jika salah satu atau lebih input ada yang bernilai nol maka ouput akan bernilai nol. Untuk gerbang AND memakai prinsip perkalian. |
| Tabel 1.1 Tabel Kebenaran AND |
6. Gerbang Not
Gerbang NOT merupakan gerbang di maan keluarannya akan selalu berlawanan dengan masukannya. Bila pada masukan diberikan tegangan, maka transistor akan jenuh dan keluaran bertegangan nol. Sedangkan bila pada masukannya diberi tegangan tertentu, maka transistor akan cut off, sehingga keluaran akan bertegangan tidak nol. |
| Tabel 1.3 Tabel Kebenaran Logika NOT |
7. Logicprobe atau LED
Gambar 7. Logic Probe
3. Rangkaian Simulasi[Kembali]
4. Prinsip Kerja[Kembali]
Pada percobaan rangkaian ini, menggunakan empat flip-flop yang disusun untuk membentuk shift register. Setiap flip-flop memiliki koneksi yang spesifik dengan komponen lainnya. Pada Flip-flop 1, kaki S terhubung dengan B6', yang merupakan komplemen dari sinyal B6. Kaki J dihubungkan dengan output Q dari flip-flop kedua, sementara kaki K dihubungkan dengan komplemen dari output Q flip-flop kedua. Kaki C terhubung dengan output dari gerbang logika AND. Kaki R dihubungkan dengan sinyal B0, dan kaki Q dihubungkan dengan H7.
Pada Flip-flop 2, kaki S terhubung dengan B5', yang merupakan komplemen dari sinyal B5. Kaki J dihubungkan dengan output Q dari flip-flop ketiga, dan kaki K dihubungkan dengan komplemen dari output Q flip-flop ketiga. Kaki C terhubung dengan output dari gerbang logika AND. Kaki R dihubungkan dengan sinyal B0, dan kaki Q dihubungkan dengan H6.
Flip-flop 3 memiliki kaki S yang terhubung dengan B4', kaki J yang terhubung dengan output Q dari flip-flop keempat, kaki K yang terhubung dengan komplemen dari output Q flip-flop keempat. Kaki C terhubung dengan output dari gerbang logika AND. Kaki R dihubungkan dengan sinyal B0, dan kaki Q dihubungkan dengan H5.
Terakhir, Flip-flop 4 memiliki kaki S yang terhubung dengan B3', kaki J yang terhubung dengan sinyal B1, kaki K yang terhubung dengan komplemen dari sinyal B1. Kaki C terhubung dengan output dari gerbang logika AND. Kaki R dihubungkan dengan sinyal B0, dan kaki Q dihubungkan dengan H4.
Dalam percobaan ini, nilai B0 hingga B6 divariasikan untuk mengamati pergeseran nilai output dari kanan ke kiri. Dari hasil percobaan tersebut, dapat ditentukan sifat dari register tersebut. Pada kondisi 1, rangkaian tersebut bersifat SISO (Serial In Serial Out), karena nilai input dan output mengalami pergeseran satu per satu secara bergantian. Pada kondisi 2, rangkaian tersebut bersifat SIPO (Serial In Parallel Out), karena input masuk secara serial (satu per satu), namun output keluar secara paralel secara serentak. Pada kondisi 3, rangkaian tersebut bersifat PISO (Parallel In Serial Out), karena input masuk secara paralel, tetapi output keluar secara serial (satu per satu). Pada kondisi 4, rangkaian tersebut bersifat PIPO (Parallel In Parallel Out), karena input dan output masuk dan keluar secara paralel secara serentak.
1. Analisa output yang dihasilkan tiap-tiap kondisi!
Jawab:
*Untuk kondisi 1
Pada kondisi ini, terdapat beberapa ketentuan yang diberikan: B3-B6 harus sama dengan 0, B0 dan B2 harus sama dengan 1, dan B1 adalah X (don't care). Berdasarkan percobaan dengan shift register jenis SISO, dimana data diinputkan satu per satu dan dikeluarkan satu per satu, terlihat bahwa output mengalami pergeseran dari kanan ke kiri. Output pertama menjadi masukan pada JK Flip Flop kedua, dan seterusnya. Pada percobaan ini, H4 berperan sebagai MSB dan H7 sebagai LSB.
*Untuk kondisi 2
Pada kondisi ini, ketentuan yang diberikan adalah B3-B6 sama dengan 0, B0 sama dengan 1, B1 adalah X (don't care), dan B2 adalah panah (↓). Percobaan dengan modul ini menunjukkan bahwa data diinputkan satu per satu secara bergantian, namun dikeluarkan secara serentak. Hal ini mengindikasikan bahwa shift register yang digunakan adalah SIPO, dimana jalur masukan berjumlah satu dan jalur keluaran keluar secara serentak.
*Untuk kondisi 3
Pada kondisi ini, ketentuan yang diberikan adalah B3-B6 adalah X (don't care), B1 adalah 0, dan B0 serta B2 adalah 1. Percobaan dengan modul ini menunjukkan bahwa data diinputkan secara serentak, namun keluar secara bergantian satu per satu. Hal ini menunjukkan bahwa shift register yang digunakan adalah PISO, dimana jalur masukan masuk secara serentak (paralel) dan jalur keluaran keluar secara bergantian (serial).
*Untuk kondisi 4
Pada kondisi ini, ketentuan yang diberikan adalah B3 dan B6 adalah X (don't care), B0 adalah 1, dan B1 serta B2 adalah 0. Percobaan dengan modul ini menunjukkan bahwa data diinputkan secara serentak dan dikeluarkan secara serentak pula. Hal ini mengindikasikan bahwa shift register yang digunakan adalah PIPO, dimana data diinputkan dan dikeluarkan secara serentak sesuai dengan jumlah JK Flip Flop penyusunnya.
2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke Flip Flop, bandingkan output yang didapatkan!
Jawab:
Jika gerbang AND dihilangkan dan sumber clock dihubungkan langsung ke Flip Flop, maka output yang dihasilkan tidak akan mengalami pergeseran. Output akan tetap sesuai dengan input yang dimasukkan. Oleh karena itu, dapat disimpulkan bahwa jika gerbang AND tidak ada, maka shift register akan selalu bersifat SIPO, yaitu data masukan akan masuk secara bergantian (serial) dan data keluaran akan keluar secara serentak (paralel). Namun, jika terdapat gerbang AND dalam rangkaian, maka dapat ditentukan apakah shift register bersifat SISO, SIPO, PISO, atau PIPO.
7. Download[Kembali]
- File HTML
- File Simulasi Rangkaian klik disini
- File Datasheet IC 74111klik disini
- File Datasheet Gerbang AND klik disini
- File Datasheet Gerbang NOT klik disini
- File Datasheet Switch klik disini
- File Video Percobaan klik disini
Tidak ada komentar:
Posting Komentar